AMD svela l'architettura Zen 6: processori Ryzen a 12 core su singolo chiplet e processo a 2 nanometri

La società AMD ha presentato i dettagli tecnici della nuova architettura Zen 6, fornendo una visione approfondita dell'evoluzione che caratterizzerà sia i futuri processori server sia le soluzioni per il mercato consumer. Le informazioni emerse riguardano principalmente la prossima generazione di CPU server EPYC, identificate con il nome in codice Venice, le cui innovazioni strutturali saranno integrate direttamente nei processori desktop che verranno commercializzati convenzionalmente come serie Ryzen 10000.

Il cambiamento più significativo dell'architettura Zen 6 risiede nell'aumento della densità dei core all'interno dei singoli chiplet, indicati come CCD. Mentre l'attuale architettura Zen 5 permette di ospitare fino a 8 core e 32 MB di memoria cache L3 per modulo, la nuova configurazione consentirà di integrare fino a 12 core ad alte prestazioni e 48 MB di cache L3 condivisa in un unico cristallo. Sebbene il quantitativo di memoria cache disponibile per ogni singolo core rimanga stabile a 4 MB, questa densità superiore permetterà ad AMD di produrre processori Ryzen a 12 core utilizzando un unico chiplet invece di due moduli distinti. Questa modifica strutturale mira a eliminare le latenze di comunicazione tra i diversi CCD che penalizzano le attuali soluzioni a 12 core basate su due componenti separati.

Per quanto riguarda l'efficienza e la potenza di calcolo, TSMC si occuperà della produzione dei chip sfruttando il processo produttivo a 2 nanometri, denominato N2P. Questa tecnologia è stata selezionata per massimizzare l'efficienza energetica e permettere il raggiungimento di frequenze di clock superiori nelle configurazioni server. I test condotti sui core densi Zen 6c indicano un miglioramento dell'indice IPC (istruzioni per ciclo di clock) pari a circa il 27% nei carichi di lavoro specifici per i servizi server e le applicazioni legate all'intelligenza artificiale.

Sotto il profilo tecnico, l'architettura Zen 6 introduce revisioni sostanziali al front-end del processore per ottimizzare la gestione delle istruzioni. Il sistema di previsione dei rami è stato ampliato con uno stack di indirizzi di ritorno da 64 voci e code più larghe, permettendo l'elaborazione di fino a due rami selezionati per ogni ciclo. La cache delle operazioni è stata portata a circa 6750 operazioni, mentre l'unità di esecuzione può ora gestire fino a 18 operazioni per ciclo di clock. Questi interventi tecnici consentono alla CPU di anticipare le istruzioni necessarie e di recuperare velocemente in caso di previsioni errate, un fattore determinante per la fluidità nei videogiochi dove il carico di lavoro spesso grava su pochi thread.

L'evoluzione interesserà anche le varianti dedicate al gaming estremo attraverso lo sviluppo di processori Ryzen X3D a 12 core realizzati su un singolo chiplet. Basandosi sulla tecnologia dei chip server Venice-X, è prevista la possibilità di integrare 96 MB di cache 3D V-Cache sopra i 48 MB di L3 integrati, raggiungendo un totale di 144 MB di cache L3 per singolo modulo. Questa architettura semplifica la gestione del carico da parte dello scheduler, risolvendo i problemi di distribuzione dei thread tipici degli attuali processori Ryzen 9 X3D a due chiplet e offrendo una soluzione che non obbliga l'utente a scegliere tra produttività multi-core e massime prestazioni videoludiche.