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Intel sta sviluppando un'architettura chiplet disaggregata per GPU server Ponte Vecchio, destinata ad applicazioni di intelligenza artificiale (IA) e calcolo ad alte prestazioni (HPC). Questa architettura è composta da 47 chiplet, un record nel settore. Tuttavia, Intel Foundry prevede di superare questo limite con un package multi-chiplet che integra almeno 16 elementi di calcolo su otto die di base e 24 stack di memoria HBM5.
Questa configurazione ambisce a offrire una scalabilità 12 volte superiore rispetto ai più grandi chip per IA attualmente sul mercato, superando le capacità di TSMC (9,5 volte la dimensione del reticolo).
Il design concettuale di Intel prevede l'uso di una tecnologia 2.5D/3D, che ospita 16 grandi elementi di calcolo (motori di intelligenza artificiale o processori) realizzati con il processo tecnologico Intel 14A o con una sua evoluzione, il 14A-E (1,4 nm). Quest'ultimo introduce transistor RibbonFET 2 di seconda generazione con gate circolare e un sistema di alimentazione migliorato PowerVia Direct.
Gli elementi di calcolo sono posizionati sopra otto die di base, presumibilmente della dimensione di un reticolo, prodotti con il processo 18A-PT (1,8 nm). Questi die di base possono svolgere ulteriore lavoro di calcolo o contenere una grande quantità di memoria cache SRAM per i core di calcolo principali.
L'interconnessione tra i die di base e le unità di calcolo avviene tramite la tecnologia di packaging avanzata Foveros Direct 3D, che utilizza collegamenti ibridi in rame ad alta densità (inferiori a 10 µm) per massimizzare la larghezza di banda e l'efficienza energetica dei chip superiori.
I die di base sfruttano la tecnologia EMIB-T (una versione avanzata di Embedded Multi-Die Interconnect Bridge con TSV), mentre UCIe-A è impiegato per le interconnessioni laterali (2.5D) tra i die stessi, i chip I/O (prodotti con tecnologia 18A-P, 1,8 nm) e i die di base personalizzati. Questa architettura supporta fino a 24 stack di memoria HBM5.
Intel propone l'uso di EMIB-T con interfaccia UCIe-A per collegare moduli HBM5 specializzati, anziché stack HBM5 JEDEC standard. Questo approccio potrebbe migliorare le prestazioni e la capacità. Tuttavia, data la natura concettuale del progetto, l'uso di stack HBM5 specializzati non è un requisito obbligatorio, ma serve a dimostrare le capacità di integrazione di Intel.
L'intero package supporta anche PCIe 7.0, un'interfaccia 224G SerDes, reti di commutazione non coerenti, moduli ottici e acceleratori personalizzati per compiti come la sicurezza, oltre alla memoria LPDDR5X per espandere la capacità della DRAM.
Intel Foundry ha presentato due concetti: uno "di medie dimensioni" con quattro unità di calcolo e 12 moduli HBM, e uno "estremo" con 16 unità e 24 stack HBM5. Anche il design di medie dimensioni è all'avanguardia rispetto agli standard attuali e potrebbe essere prodotto già oggi.
La variante estrema potrebbe essere realizzata entro la fine del decennio, quando Intel avrà perfezionato la tecnologia di packaging 3D Foveros Direct e i suoi nodi di produzione 18A e 14A. La capacità di produrre package di chip di dimensioni così estreme entro la fine del decennio posizionerebbe Intel sullo stesso livello di TSMC, che prevede soluzioni simili e si aspetta che alcuni clienti le utilizzino per integrare componenti della dimensione di un wafer entro il 2027-2028.
