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Intel Foundry ha recentemente presentato un documento illustrativo che mette in luce le sue soluzioni all'avanguardia per lo sviluppo e l'implementazione di hardware destinato all'intelligenza artificiale (AI) e al calcolo ad alte prestazioni (HPC). In concomitanza, Intel ha mostrato un 'test vehicle' di chip per l'AI, evidenziando le attuali capacità dell'azienda nel campo del packaging avanzato.
Il sistema in package (SiP) mostrato da Intel, delle dimensioni di otto reticoli standard, include quattro blocchi logici, 12 stack di memoria HBM4 e due blocchi di I/O. A differenza del concetto più ambizioso con 16 blocchi logici e 24 stack HBM5 presentato il mese scorso, questo sistema è presentato come realizzabile con le tecnologie attuali.
È fondamentale sottolineare che Intel Foundry non ha mostrato un acceleratore AI funzionante, bensì un prototipo di chip per AI, progettato per illustrare come si possano fisicamente costruire (o, più precisamente, assemblare) i futuri processori per l'AI e l'HPC. Intel sta dimostrando un metodo di costruzione completo che integra ampi blocchi di calcolo, stack di memoria ad alta velocità, interconnessioni ultra-veloci tra i chip e nuove tecnologie di alimentazione in un unico package tecnologico. Questo approccio si distingue notevolmente da ciò che offre attualmente TSMC.
L'obiettivo di Intel è dimostrare che i processori di prossima generazione per l'AI ad alte prestazioni possono adottare un'architettura multi-chiplet e che Intel Foundry è già in grado di produrli. La piattaforma presentata si basa su quattro grandi blocchi logici, presumibilmente costruiti con il processo tecnologico Intel 18A (caratterizzato da transistor RibbonFET e dal sistema di alimentazione PowerVia sul retro), circondati da stack di memoria di classe HBM4 e blocchi di I/O. Tutti gli elementi chiave sono interconnessi tramite ponti EMIB-T 2.5D, integrati direttamente nel substrato del package.
Intel utilizza la tecnologia di interfaccia inter-chiplet EMIB-T, che aggiunge through-silicon vias all'interno dei ponti per consentire all'alimentazione e ai segnali di transitare sia verticalmente che orizzontalmente, massimizzando la densità di interconnessione e l'erogazione di potenza. La piattaforma è progettata per interfacce inter-die UCIe, operanti a velocità di 32 GT/s e superiori, che apparentemente vengono utilizzate anche per connettere gli stack C-HBM4E.
Il prototipo di chip evidenzia anche la transizione di Intel verso l'assemblaggio verticale. La roadmap tecnologica dell'azienda include la tecnologia Intel 18A-PT, specificamente progettata per i chiplet, che prevede il posizionamento di altri chip logici o di memoria sopra. Di conseguenza, i chiplet devono avere alimentazione dal retro e utilizzare interconnessioni through-silicon e ibride. Nel caso del 'test vehicle' per processori AI, i chip di base 18A-PT sono posizionati sotto i chip di calcolo 18A/18A-P e fungono da ampi chip di memoria cache o svolgono altre funzioni ausiliarie.
Per la connessione verticale dei chiplet, Intel utilizza la famiglia di tecnologie di packaging Foveros – Foveros 2.5D, Foveros-R e Foveros Direct 3D. Queste tecnologie consentono una connessione in rame a passo fine tra i chip attivi per massimizzare la larghezza di banda e l'efficienza energetica dei chip superiori. Insieme ai ponti EMIB, questi metodi consentono a Intel di creare un assemblaggio ibrido laterale-verticale, che l'azienda posiziona come un'alternativa ai grandi interposer in silicio, con un maggiore utilizzo del wafer e una migliore resa.
Per gli acceleratori AI multi-chiplet e l'HPC, la principale limitazione progettuale è l'alimentazione. A tal fine, la piattaforma Intel integra le ultime innovazioni di Intel nel campo del risparmio energetico, tra cui PowerVia, condensatori integrati Omni MIM, disaccoppiamento a livello di bridge in EMIB-T, condensatori eDTC e eMIM-T sul chip di base e induttori integrati CoaxMIL per supportare i regolatori di tensione semi-integrati (IVR) situati sotto ogni stack e sotto il package stesso (a differenza degli IVR nel caso di CoWoS-L di TSMC, che fanno parte dell'interposer). Questa rete a più livelli è progettata per supportare una corrente stabile nei carichi di lavoro di AI generativa senza ridurre il livello di tensione.
Con questa dimostrazione, Intel punta chiaramente ad attirare nuovi clienti. Al momento, non è noto se l'acceleratore AI di prossima generazione con nome in codice Jaguar Shores, previsto per il lancio nel 2027, utilizzerà l'architettura che Intel sta dimostrando oggi. Tuttavia, questa presentazione rappresenta un passo significativo verso il futuro dell'architettura dei processori per l'AI e l'HPC, evidenziando le capacità di Intel Foundry nel campo del packaging avanzato e dell'integrazione multi-chiplet.
